IBM și Siemens lucrează la Nanostack: tranzistoare stivuite pentru nodul de 0,7 nm

Pe 14 octombrie 2026, IBM a anunțat o colaborare de cercetare cu Siemens pentru arhitectura nanostack, tehnologia de tranzistoare stivuite prezentată de IBM în iunie. Siemens aduce experiența sa în proiectarea asistată de calculator a circuitelor integrate (EDA), în simularea proceselor de fabricație și în optimizarea litografiei. Scopul declarat este construirea unor modele virtuale ale nanostack, care să prezică performanța și problemele de fabricație înainte ca cipurile să fie realizate efectiv. Sursa: comunicatul IBM.

Comunicatul nu aduce cifre noi. Cifrele vin din anunțul nanostack din 25 iunie și din anunțul IBM din 13 octombrie despre kitul de proiectare pentru nanostack. Articolul le adună, verifică rezumatul care circulă despre colaborare și explică de ce, la tranzistoarele stivuite, simularea trebuie să vină înaintea primului cip.

Cifrele principale

Valorile sunt din comunicatul din 14 octombrie, din anunțul IBM Research din iunie, din explicația tehnică a nanostack și din anunțul despre kitul de proiectare. Termenul de producție și prezentarea de la VLSI 2026 apar în comunicatul de presă IBM din 25 iunie.

Verificarea afirmațiilor

Rezumatul care circulă despre colaborare spune, pe scurt: IBM și Siemens dezvoltă nanostack, „tranzistoare 3D pentru noduri subnanometrice”, combinând arhitectura IBM cu instrumentele Siemens, ca să prezică performanța și problemele de fabricație înainte de siliciu.

• „Anunțată pe 14 octombrie”. Confirmat.
• „Arhitectură bazată pe suprapunerea verticală a tranzistoarelor nanosheet”. Confirmat. Precizare: tranzistoarele de tip n și p sunt puse pe niveluri diferite și decalate, ca niște cărămizi, nu exact unul deasupra celuilalt.
• „Instrumentele Siemens pentru EDA, simularea proceselor și optimizarea litografiei”. Confirmat ca domenii de expertiză. Comunicatul nu numește însă niciun produs Siemens.
• „Modele virtuale care să prezică performanța și problemele de fabricație înainte de realizarea siliciului”. Confirmat, aproape cuvânt cu cuvânt.
• „Noduri subnanometrice”. Corect doar ca denumire. „0,7 nm” este numele generației tehnologice, nu o dimensiune măsurabilă pe cip. Conexiunile dintre tranzistoare au un pas de 16 nm.
• „Tranzistoare 3D”. De nuanțat. FinFET și nanosheet sunt deja structuri tridimensionale. Noutatea nanostack este stivuirea tranzistoarelor pe verticală, adică trecerea în 3D a așezării lor în circuit.

Rezumatul este corect în esență. De corectat sunt „subnanometric”, care descrie o etichetă, și „3D”, care descrie de fapt stivuirea.

De la FinFET la nanostack

Un tranzistor MOS conduce prin canal, iar poarta controlează canalul. Cu cât poarta înconjoară mai mult canalul, cu atât controlul e mai bun și curentul de scurgere, care trece și când tranzistorul ar trebui să fie blocat, e mai mic. Ultimele trei generații de arhitecturi au mers tot în această direcție:

Nanosheet (sau GAA, de la gate-all-around) este arhitectura adoptată acum de industrie pentru nodurile de 2 nm. Acceleratorul Microsoft Maia 300, de exemplu, este fabricat pe TSMC N2P, un nod de această generație.

Nanostack păstrează foile nanosheet, dar schimbă așezarea. Într-o poartă logică CMOS, cum este inversorul, un tranzistor de tip n și unul de tip p lucrează în pereche. Până acum stăteau unul lângă altul. În nanostack, unul stă pe nivelul de jos și celălalt pe nivelul de sus. Între niveluri este un strat dielectric foarte subțire, prin care două plachete de siliciu sunt lipite una de alta (wafer bonding). Alimentarea vine prin spatele plachetei, iar semnalele circulă prin față.

Separarea pe niveluri are un avantaj important: fiecare nivel poate folosi alt material de canal. Electronii, care conduc în tranzistoarele n, și golurile, care conduc în tranzistoarele p, se deplasează cel mai bine în materiale diferite. IBM spune că poate pune n peste p sau p peste n, în funcție de material și de proces.

În iunie, IBM a raportat trei rezultate experimentale:

1. lipirea plachetelor printr-un dielectric ultrasubțire, în integrare CMOS;
2. ingineria cu două canale: materiale diferite pentru n și p, optimizate separat;
3. un inversor CMOS funcțional, care comută cu performanța așteptată.

Inversorul este cel mai simplu circuit CMOS, iar funcționarea lui arată că perechea n–p stivuită lucrează corect electric. Dacă vrei să revezi cum funcționează, inversorul este explicat în cursul Electronica digitală, iar structura tranzistoarelor MOS în cursul Tranzistorul.

Ce înseamnă „0,7 nm”

Acum câteva decenii, numele unui nod de fabricație corespundea aproximativ lungimii porții tranzistorului. Astăzi este doar o etichetă de generație. IBM o spune direct: „7 angstromi” nu corespunde lățimii conexiunilor metalice de pe cip. Un angstrom înseamnă 0,1 nm, iar 7 angstromi reprezintă diametrul câtorva atomi.

Dimensiunile reale sunt de ordinul zecilor de nanometri. Pasul conexiunilor dintre tranzistoare este de 16 nm, iar în straturile de interconexiuni de deasupra lor (back end of line) este sub 18 nm.

Cifra utilă pentru comparații este densitatea. Aproape 100 de miliarde de tranzistoare pe circa 150 mm² înseamnă aproximativ 670 de milioane de tranzistoare pe milimetru pătrat. Calculul este al nostru și pornește de la cifrele rotunjite de IBM. „Aproape dublu față de 2 nm” înseamnă că cipul IBM de 2 nm avea în jur de 330–350 de milioane pe mm².

Performanța trebuie citită atent. IBM proiectează până la 50% mai multă performanță sau 70% mai multă eficiență energetică față de nodul său de 2 nm. Este o alegere: cipul poate merge mai repede la aceeași putere sau poate consuma mai puțin la aceeași viteză. Ambele câștiguri, în același timp, nu sunt promise. Sunt proiecții, nu măsurători pe un procesor real.

Ce aduce Siemens

Siemens a intrat pe piața EDA în 2017, când a cumpărat Mentor Graphics. Comunicatul enumeră patru domenii de expertiză:

• EDA: uneltele cu care se proiectează un cip, de la reguli de proiectare, celule standard și plasarea și rutarea lor, până la extragerea capacităților și rezistențelor parazite și verificarea finală.
• Simularea proceselor: modelarea pașilor de fabricație, cum ies straturile după depunere, corodare și lipire, înainte de a le face pe plachete reale.
• Optimizarea litografiei: corectarea desenelor de pe măști, astfel încât forma imprimată pe siliciu să fie cea proiectată. La un pas de 16 nm, diferența dintre desen și rezultat nu mai este neglijabilă.
• Software pentru fabricația avansată.

Comunicatul nu numește produse. Siemens este cunoscută, de exemplu, pentru suita Calibre, folosită la verificarea fizică și la litografia computațională, dar anunțul nu spune ce instrumente vor fi folosite efectiv.

Ambele citate din comunicat descriu aceeași idee. Huiming Bu, vicepreședinte pentru cercetarea în tehnologia siliciului la IBM, numește nanostack o platformă care mută scalarea tranzistoarelor din 2D în 3D. Ankur Gupta, vicepreședinte executiv Siemens pentru portofoliul EDA de circuite integrate, spune că la scara angstromilor fizica dispozitivului, EDA, software-ul de fabricație și fabricația trebuie optimizate împreună.

Metoda are un nume: DTCO (design-technology co-optimization), optimizarea simultană a tehnologiei și a proiectării. Tranzistorul, regulile de proiectare și bibliotecile de celule se ajustează iterativ, unul după altul, până când densitatea, performanța și randamentul fabricației ajung la un compromis acceptabil.

De ce simularea vine înaintea siliciului

Un ciclu experimental de fabricație la un nod nou durează luni. Fiecare problemă descoperită abia pe siliciu costă un ciclu. La nanostack apar probleme pe care proiectanții nu le-au întâlnit la nanosheet, iar IBM le enumeră în propriile texte:

1. Alinierea și planeitatea plachetelor. Două plachete lipite trebuie să fie perfect plane, iar tranzistoarele de pe niveluri diferite trebuie să cadă unele peste altele cu precizie.
2. Conexiuni între niveluri. Firele sunt mai mici și trebuie să treacă prin mai multe niveluri de tranzistoare. Cu procesele actuale în mai mulți pași, liniile cu pas de 16 nm ies uneori întrerupte sau ondulate. Litografia High-NA EUV le poate imprima într-un singur pas, iar un astfel de echipament ajunge în curând la centrul IBM din Albany.
3. Căldura. Nivelurile stivuite se încălzesc reciproc, iar un dielectric obișnuit de lipire izolează termic. IBM menționează nevoia de dielectrici de lipire care conduc căldura.
4. Efecte parazite între niveluri. Apar capacități și rezistențe noi între dispozitivul de sus și cel de jos, iar cele două se pot influența reciproc.
5. Măsurarea în 3D. Metrologia și inspecția trebuie să vadă și structurile îngropate sub nivelul de sus.

Fiecare dintre aceste efecte se poate modela înainte de prima plachetă. Este aceeași logică ca simularea unui circuit în SPICE înainte de a face cablajul, doar mutată la nivelul procesului de fabricație. Dacă vrei să vezi cum arată simularea la nivel de circuit, o găsești în cursul Simularea circuitelor electronice cu QSPICE.

Calendarul

Un PDK (process design kit) este pachetul cu care proiectanții lucrează pentru un proces de fabricație: modele ale tranzistoarelor, reguli de proiectare și biblioteci de celule. Prima versiune pentru nanostack va avea biblioteci de celule standard și un exemplu de memorie SRAM, cu care se pot face primele layouturi la nivel de bloc. IBM spune că nu va conține toate modelele unui PDK comercial matur și invită companii fabless, producători de unelte EDA și de echipamente, precum și institute de cercetare, să o evalueze.

Colaborarea cu Siemens se potrivește în acest calendar: unelte EDA pregătite pentru nanostack sunt necesare înainte ca alți proiectanți să poată folosi PDK-ul. Siemens nu este singurul partener. Comunicatul din iunie îi numește pe Lam Research, Tokyo Electron și SCREEN, iar ASML lucrează cu IBM la litografie.

Ce nu spune anunțul

• Nu numește produse Siemens. Nu se știe ce unelte vor fi adaptate și nici dacă modelele vor fi disponibile și altor companii.
• Nu are termene, bani sau etape intermediare pentru colaborare.
• Cifrele de performanță sunt proiecții. +50% performanță sau +70% eficiență, față de nodul IBM de 2 nm, nu măsurători pe un circuit complex. Rezultatele publicate sunt la nivel de dispozitiv și de inversor, plus un studiu de scalare a memoriei SRAM.
• Nu spune cine va fabrica cipurile. Anunțurile nu numesc un producător pentru nanostack.
• Detaliile tehnice sunt în altă parte. Datele complete pentru SRAM sunt în lucrarea de la VLSI 2026, nu în comunicate.

Ce merită reținut

1. Nanostack schimbă așezarea tranzistoarelor, nu forma lor. Foile nanosheet rămân, dar tranzistoarele n și p trec pe niveluri diferite, fiecare cu materialul lui.
2. „0,7 nm” este o etichetă. Dimensiunile reale ale conexiunilor sunt de ordinul zecilor de nanometri. Pentru comparații contează densitatea, de aproximativ 670 de milioane de tranzistoare pe mm².
3. Colaborarea este despre modele, nu despre fabricație. Simularea proceselor, litografia și uneltele EDA trebuie să existe înainte de primele cipuri.
4. Pentru proiectanți, schimbarea vine prin PDK. Din 2027 apar reguli noi, efecte parazite între niveluri și probleme termice pe care uneltele actuale nu le modelează.
5. Producția este cel mai devreme peste câțiva ani. Până atunci, cifrele rămân proiecții IBM.

Nanostack arată încotro merge industria după nanosheet: tranzistorul nu mai poate fi micșorat mult, așa că se construiește pe verticală. Pentru electronica de zi cu zi, consecința directă este mai îndepărtată. Metoda însă e cunoscută oricui proiectează circuite: modelezi, simulezi și abia apoi construiești. Pentru o altă direcție din cercetarea în semiconductoare, cu tranzistoare pe alte materiale decât siliciul, vezi amplificatorul MMIC de 4–420 GHz de la Fraunhofer.